除了5nm，4nm，3nm和2nm工艺的进展和计划外，TSMC最近还宣布了许多新的芯片封装技术。
毕竟，随着对高性能计算的需求不断增加以及半导体工艺的复杂性不断提高，仅通过升级工艺技术就无法解决这些问题。
所有问题。
台积电的CoWoS-S晶圆级封装技术已经使用了很多年，并且大大突破了光刻掩模的尺寸限制。
筹码越来越大，并且里面有越来越多的小筹码。
在2016年，台积电的尺寸是面罩的1.5倍。
单个芯片可以封装4个HBM高带宽存储芯片。
去年，它达到2倍大小和6个HBM的规模，并计划明年实现3倍大小和8个HBM的规模。
根据台积电公布的最新计划，到2023年，他们将使芯片尺寸达到掩模尺寸的4倍。
内部最多可封装12个HBM，再加上13个用于主芯片，估计总面积可达3200平方毫米。
相比之下，NVIDIA安培架构的GA100核心面积为826平方毫米，采用7纳米制程和540亿个晶体管，仅占四分之一。
HBM技术发展迅速。
尽管仍不确定2023年的情况如何，但容量和带宽都将超出许多人的想象。
数百GB和TB / s应该不是问题。
目前，最先进的三星HBM2e已经实现了一个12层堆栈，数据传输速率为3200MT / s，带宽至少为4.92TB / s。
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